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Intel : Nouvelles piles pour les transistors et les puces, la logique MESO en remplacement du CMOS

En tant que premier vendeur de semi-conducteurs au monde, Intel ne se contente pas de développer des puces, mais fait également de la recherche sur les technologies de base pour celles-ci. La division Component Research d’Intel présentera huit projets lors de l’International Electron Device Meeting (IEDM 2021), allant de transistors CMOS encore plus petits à des puces pour ordinateurs quantiques, en passant par des procédés d’empilement 3D.

Avec Foverros Direct, alias HBI, Intel met directement en contact deux dies de silicium empilés l’un sur l’autre avec de minuscules pointes de cuivre.

(Image : Intel)

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Alors que les nouvelles structures de transistors telles que les FET complémentaires (CFET) et les FET 3D-Gate-All-Around (GAA) ne devraient apparaître dans la production en série qu’après 2025 et les éléments logiques magnéto-électriques Spin-Orbit (MESO) encore plus tard, le « Foveros Direct » d’Intel, alias Hybrid Bonding Interconnect (HBI), est quasiment à la porte. Selon Intel, il pourrait être utilisé à partir de la technique de fabrication en 7 nanomètres « Intel 4 » ou « Intel 3 ».

Avec le HBI, Intel empile deux puces de silicium directement l’une sur l’autre, de minuscules contacts en cuivre entrant en contact les uns avec les autres. Selon Intel, cette méthode permet d’obtenir beaucoup plus de contacts par millimètre carré de surface qu’avec les méthodes d’empilement actuelles qui utilisent de minuscules billes de soudure (bumps). AMD a déjà annoncé qu’il ferait produire par TSMC le « 3D V-Cache » des prochains processeurs Epyc et Ryzen avec un procédé similaire. L’entreprise Xperi, par l’intermédiaire de sa division Tessera, accorde également une licence pour un « Direct Bond Interconnect » (DBI) ou ZiBond.

Intel, mais aussi Samsung et TSMC, vont remplacer le transistor à effet de champ (FET) à électrode de grille en forme d’ailette (FinFET) établi depuis quelques années par des procédés de fabrication à venir. À la place, des FET nanoribbon, nanosheet et gate-all-around (GAA) seront utilisés. La version Intel s’appelle RibbonFET et devrait arriver après 2023 avec la technique de fabrication « Intel 20A ».

Le procédé de fabrication des CMOS (Complementary Metal Oxide Semiconductors), établi depuis des décennies, consiste à combiner un MOSFET à canal n avec un MOSFET à canal p (NMOS/PMOS), généralement côte à côte.

Pour économiser de la place, c’est-à-dire pour faire tenir plus de transistors sur la surface de la puce, Intel veut toutefois les empiler à l’avenir. Pour le « Nanoribbon 3D Stacking », Intel Component Research expérimente deux procédés : La construction de deux couches fonctionnelles l’une après l’autre (séquentielle) avec une couche isolante d’oxyde (de silicium) entre les deux ou la construction « auto-alignée » (Self-Aligned) directement l’une sur l’autre. Des structures similaires sont également appelées FET complémentaires (CFET).

La logique MESO (à gauche) pourra peut-être un jour remplacer le CMOS ; le STMG utilise des limites de domaines magnétiques mobiles.

(Image : Intel)

Lorsque tous les bricolages CMOS ne permettent plus de perpétuer la loi de Moore, l’heure du remplacement des CMOS sonne. Depuis des années, les conférences sur les semi-conducteurs proposent donc des exposés sur les nanotubes de carbone (Carbon Nanotube, CNT).

Intel fait maintenant état de premiers essais réussis avec des éléments logiques magnétoélectriques à spin-orbite (MESO) à température ambiante, mais écrit lui-même qu’ils pourraient « éventuellement être fabriqués en série ».

Une autre idée est celle de dispositifs à moment de spin qui exploitent la mobilité des parois magnétiques (Domain Walls, DW) ; Intel coopère avec l’IMEC européen à la recherche d’un Spin Torque Majority Gate (STMG), une combinaison d’un élément logique et d’un élément de mémoire.

Cellule FeRAM à l’oxyde de hafnium

(Image : Intel)

Une cellule de mémoire FeRAM, qui utilise un condensateur antiferroélectrique à base d’hafnium au lieu d’une structure de condensateur traditionnelle, pourrait être plus proche d’une utilisation pratique. Intel a ainsi mesuré, selon ses propres indications, des temps d’accès très courts de 2 nanosecondes ainsi qu’une résistance à l’écriture (endurance) très élevée de l’ordre de 1 billion de cycles. D’autres fabricants, dont FMC à Dresde, travaillent également sur la FeRAM.

Parmi les autres innovations qu’Intel présentera à l’IEDM 2021 figure l’intégration de transistors de commutation performants en nitrure de gallium (GaN) sur des wafers CMOS de 300 millimètres. Cela pourrait permettre d’intégrer des convertisseurs de tension efficaces directement dans les futurs processeurs.

En outre, Intel expérimente des monocouches de métal de transition (Transition-Metal Dichalcogenide Monolayers, TMD Monolayers) comme le bisulfure de molybdène (MoS2) pour remplacer le silicium à certains endroits dans les semi-conducteurs. Cela pourrait permettre de réduire encore davantage la taille de certaines structures.

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